Full metadata record
| DC Field | Value | Language |
|---|---|---|
| dc.contributor.author | Welti, Tobias | - |
| dc.contributor.author | Rosenthal, Matthias | - |
| dc.date.accessioned | 2018-03-07T10:39:08Z | - |
| dc.date.available | 2018-03-07T10:39:08Z | - |
| dc.date.issued | 2017-09-05 | - |
| dc.identifier.uri | https://digitalcollection.zhaw.ch/handle/11475/3433 | - |
| dc.description.abstract | Die Partitionierung von Prozessen wird immer wichtiger. Mit der Entwicklung immer schnellerer und grösserer MPSoC steht eine Vielzahl unterschiedlicher Ressourcen auf einem Chip zur Verfügung. Die optimale Verteilung der Prozesse zwischen CPUs, real-time Prozessoren, GPU und FPGA ist eine Herausforderung. Viele wissenschaftliche Anwendungen benötigen Signalverarbeitung mit hohen Abtastraten und der Möglichkeit, auf bestimmten Frequenzen Trigger zu setzen. Die Reaktionszeit dieser Trigger soll möglichst gering sein und es darf kein Ereignis verpasst werden. Für solche Anwendungen muss eine Echtzeit-FFT direkt im Messgerät berechnet und analysiert werden. Der Zynq UltraScale+ von Xilinx ist ein leistungsfähiges MPSoC mit vier ARM Cortex-A53 und zwei Cortex-R5 Prozessorkernen, einer Mali-400 GPU und einem FPGA-Teil. Auch eine optimierte FFT-Bibliothek kann die Echtzeitbedingung auf diesem System in Software nicht erfüllen. Zeitkritische Aufgaben müssen deshalb im FPGA ausgeführt werden. Um den Verbrauch von FPGA-Ressourcen im Rahmen zu halten, wird die Berechnung der FFT zwischen programmierbarer Logik und Software aufgeteilt. Wir stellen verschiedene Partitionierungs-Designs vor und gehen auf deren Vor- und Nachteile ein. | de_CH |
| dc.language.iso | de | de_CH |
| dc.rights | Not specified | de_CH |
| dc.subject | FPGA | de_CH |
| dc.subject | MPSoC | de_CH |
| dc.subject | Partitionierung | de_CH |
| dc.subject.ddc | 004: Informatik | de_CH |
| dc.title | Partitionierung von rechenintensiven Aufgaben zwischen FPGA und CPUs | de_CH |
| dc.type | Konferenz: Sonstiges | de_CH |
| dcterms.type | Text | de_CH |
| zhaw.departement | School of Engineering | de_CH |
| zhaw.organisationalunit | Institute of Embedded Systems (InES) | de_CH |
| zhaw.conference.details | Embedded Computing Conference (ECC2017), Winterthur, 5. September 2017 | de_CH |
| zhaw.funding.eu | No | de_CH |
| zhaw.originated.zhaw | Yes | de_CH |
| zhaw.publication.status | publishedVersion | de_CH |
| zhaw.publication.review | Peer review (Abstract) | de_CH |
| Appears in collections: | Publikationen School of Engineering | |
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Welti, T., & Rosenthal, M. (2017, September 5). Partitionierung von rechenintensiven Aufgaben zwischen FPGA und CPUs. Embedded Computing Conference (ECC2017), Winterthur, 5. September 2017.
Welti, T. and Rosenthal, M. (2017) ‘Partitionierung von rechenintensiven Aufgaben zwischen FPGA und CPUs’, in Embedded Computing Conference (ECC2017), Winterthur, 5. September 2017.
T. Welti and M. Rosenthal, “Partitionierung von rechenintensiven Aufgaben zwischen FPGA und CPUs,” in Embedded Computing Conference (ECC2017), Winterthur, 5. September 2017, Sep. 2017.
WELTI, Tobias und Matthias ROSENTHAL, 2017. Partitionierung von rechenintensiven Aufgaben zwischen FPGA und CPUs. In: Embedded Computing Conference (ECC2017), Winterthur, 5. September 2017. Conference presentation. 5 September 2017
Welti, Tobias, and Matthias Rosenthal. 2017. “Partitionierung von rechenintensiven Aufgaben zwischen FPGA und CPUs.” Conference presentation. In Embedded Computing Conference (ECC2017), Winterthur, 5. September 2017.
Welti, Tobias, and Matthias Rosenthal. “Partitionierung von rechenintensiven Aufgaben zwischen FPGA und CPUs.” Embedded Computing Conference (ECC2017), Winterthur, 5. September 2017, 2017.
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