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Titel: Partitioning of computationally intensive tasks between FPGA and CPUs
Autoren: Welti, Tobias
Rosenthal, Matthias
Angaben zur Konferenz: Embedded World Conference, Nürnberg, 27. Februar - 1. März 2018
Verlag / Hrsg. Institution: WEKA FACHMEDIEN GmbH
Verlag / Hrsg. Institution: Haar
Erscheinungsdatum: 28-Feb-2018
Lizenz (gemäss Verlagsvertrag): Lizenz gemäss Verlagsvertrag
Art der Begutachtung: Peer review (Abstract)
Sprache: Englisch
Schlagwörter: FPGA; MPSoC; Partitioning; UltraScale+; ARM NEON; Low latency processing; Asymmetric multiprocessing
Fachgebiet (DDC): 004: Informatik
Zusammenfassung: With the recent development of faster and more complex Multiprocessor System-on-Cips (MPSoCs), a large number of different resources have become available on a single chip. For example, Xilinx's UltraScale+ is a powerful MPSoC with four ARM Cortex-A53 CPUs, two Cortex-R5 real-time cores, an FPGA fabric and a Mali-400 GPU. Optimal partitioning between CPUs, real-time cores, GPU and FPGA is therefore a challenge. For many scientific applications with high sampling rates and real-time signal analysis, an FFT needs to be calculated and analyzed directly in the measuring device. The goal of partitioning such an FFT in an MPSoC is to make best use of the available resources, to minimize latency and to optimize performance. The paper compares different partitioning designs and discusses their advantages and disadvantages. Measurement results with up to 250 MSamples per second are shown.
Departement: School of Engineering
Organisationseinheit: Institute of Embedded Systems (InES)
Publikationstyp: Konferenz: Paper
DOI: 10.21256/zhaw-3523
URI: https://digitalcollection.zhaw.ch/handle/11475/3508
Enthalten in den Sammlungen:Publikationen School of Engineering

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